電氣行業常見面試題

時間：2020-12-13 15:36:05 面試問題我要投稿

電氣行業常見面試題

電氣行業常見面試題是我的一位朋友面試時留下來的，現在我就在此跟大家分享一下，希望對喜歡電池行業的朋友們以后的面試有幫助。

電氣行業常見面試題

a) 什么是Setup 和Holdup時間？

建立時間（setup time）是指在觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間，如果建立時間不夠，數據將不能在這個時鐘上升沿被打入觸發器；保持時間（hold time）是指在觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間，如果保持時間不夠，數據同樣不能被打入觸發器。
　　
b) 什么是競爭與冒險現象？怎樣判斷？如何消除？

信號在FPGA器件內部通過連線和邏輯單元時，都有一定的延時。延時的大小與連線的長短和邏輯單元的數目有關，同時還受器件的制造工藝、工作電壓、溫度等條件的影響。信號的高低電平轉換也需要一定的過渡時間。由于存在這兩方面因素，多路信號的電平值發生變化時，在信號變化的瞬間，組合邏輯的輸出有先后順序，并不是同時變化,往往會出現一些不正確的尖峰信號，這些尖峰信號稱為"毛刺"。如果一個組合邏輯電路中有"毛刺"出現，就說明該電路存在"冒險"。用D觸發器，格雷碼計數器，同步電路等優秀的設計方案可以消除。
　　
c) 請畫出用D觸發器實現2倍分頻的邏輯電路？

就是把D觸發器的輸出端加非門接到D端。

d) 什么是"線與"邏輯，要實現它，在硬件特性上有什么具體要求？
將幾個OC門結構與非門輸出并聯，當每個OC門輸出為高電平時，總輸出才為高，這種連接方式稱為線與。
　　
e) 什么是同步邏輯和異步邏輯？

整個設計中只有一個全局時鐘成為同步邏輯。

多時鐘系統邏輯設計成為異步邏輯。
　　
f) 請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖（數據接口、控制接口、所存器/緩沖器）。

是不是結構圖？
　　
g) 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？

TTL,cmos，不能直連

LVDS:LVDS（Low Voltage Differential Signal）即低電壓差分信號，LVDS接口又稱RS644總線接口，是20世紀90年代才出現的一種數據傳輸和接口技術。

ECL：（EmitterCoupled Logic)即射極耦合邏輯，是帶有射隨輸出結構的典型輸入輸出接口電路。
CML: CML電平是所有高速數據接口中最簡單的`一種。其輸入和輸出是匹配好的，減少了外圍器件，適合于更高頻段工作。

a.C語言中，static的作用

隱藏。保持變量內容的持久。默認初始化為0。

b.列隊和棧的區別

棧（Stack）是限定只能在表的一端進行插入和刪除操作的線性表。

隊列（Queue）是限定只能在表的一端進行插入和在另一端進行刪除操作的線性表。

從"數據結構"的角度看，它們都是線性結構，即數據元素之間的關系相同。但它們是完全不同的數據類型。除了它們各自的基本操作集不同外，主要區別是對插入和刪除操作的"限定"。

c.單片機最小系統實現單片機驅動必需要有晶振電路復位電路和電源這時最小系統基本組成當然還可以添加矩陣鍵盤數碼管之類的。

d.鎖相環。

鎖相環路是一種反饋控制電路，簡稱鎖相環（PLL）。鎖相環的特點是：利用外部輸入的參考信號控制環路內部振蕩信號的頻率和相位。

因鎖相環可以實現輸出信號頻率對輸入信號頻率的自動跟蹤，所以鎖相環通常用于閉環跟蹤電路。鎖相環在工作的過程中，當輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環名稱的由來。

鎖相環通常由鑒相器（PD）、環路濾波器（LF）和壓控振蕩器（VCO）三部分組成，鎖相環組成的原理框圖如圖8-4-1所示。

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